SystemVerilog简称为SV语言，是一种相当新的语言，它建立在
Verilog语言的基础上，是 IEEE 1364 Verilog-2001 标准的扩展增强，兼容Verilog 2001，将
硬件描述语言（HDL）与现代的高层级验证语言（HVL）结合了起来，并新近成为下一代硬件设计和验证的语言。
SystemVerilog结合了来自 Verilog、VHDL、
C++的概念，还有验证平台语言和断言语言，也就是说，它将
硬件描述语言（HDL）与现代的高层级验证语言（HVL）结合了起来。使其对于进行当今高度复杂的
设计验证的验证工程师具有相当大的吸引力。
这些都使得SystemVerilog在一个更高的抽象层次上提高了设计建模的能力。它主要定位在芯片的实现和验证流程上。SystemVerilog（SV）拥有芯片设计及验证工程师所需的全部结构，它集成了
面向对象编程、动态线程和线程间通信等特性，作为一种工业标准语言，SV全面综合了RTL设计、测试平台、断言和覆盖率，为系统级的设计及验证提供强大的支持作用。
System
verilog除了作为一种高层次，能进行抽象建模的语言被应用外，它的另一个显著特点是能够和芯片验证方法学结合在一起，即作为实现方法学的一种语言工具。使用验证方法学可以大大增强模块复用性、提高芯片开发效率，缩短开发周期。芯片验证方法学中比较著名的有：VMM、OVM、AVM和UVM等。
System Verilog是Verilog语言的拓展和延伸。Verilog适合系统级，算法级，寄存器级，逻辑级，门级，电路开关级设计而System Verilog更适合于可重用的可综合IP和可重用的验证用IP设计，以及特大型基于IP的系统级设计和验证。
SystemC和SystemVerilog这两种语言，支持诸如信号、事件、接口和
面向对象的概念，但每一种语言又均拥有自己明确的应用重点：
●SystemC对于体系架构开发编写抽象
事务处理级（TL）模型、或执行建模来说最为有效，特别是对于具有很强
C++实力的团队和有基于C/C++ IP 集成要求（如处理器
仿真器），以及为早期软件开发设计的虚拟原型来说，更是如此。
●SystemVerilog对于
RTL、抽象模型和先进的验证平台的开发来说最有效率，因为它具备了执行这方面任务所需的基础架构，例如受限制随机激励生成、功能覆盖或断言。